Кадилов Ярослав Александрович

Работа посвящена разработке параллельной архитектуры устройства дешифрования американского криптографического алгоритма DES, рассчитанной для реализации на FPGA. Главным требованием к архитектуре являлось меньшее среднее время дешифрования по сравнению с выдающимся показателем немецкого устройства COPACOBANA (6,4 дня) при сопоставимой низкой стоимости (около €10.000). Экспериментально были найдены методы увеличения производительности устройств на FPGA. В результате была создана архитектура стоимостью реализации около $10.000 со средним временем дешифрования 3,39 дня. Реализованный макет устройства успешно прошел тестирование. Результаты работы могут быть использованы для исследований в области криптоанализа и параллельных вычислений.